Tái tạo bộ nhớ động. Sửa đổi và các loại RAM

Như đã lưu ý, thông tin trong tế bào rAM động Trình bày dưới dạng sự hiện diện hoặc vắng mặt của điện tích trên bình ngưng. Mạch nhớ Mốc Yap. Bộ nhớ động trên một bóng bán dẫn MOS với kênh P gây cảm ứng được thể hiện trong hình. 6.6 (Đường chấm chấm nổi bật). Sơ đồ cũng cho thấy các yếu tố phổ biến cho n.- Cột đơn. Ưu điểm chính của chương trình này là một khu vực nhỏ chiếm dụng. Condenser tích lũy C.1 có cấu trúc MDP và được sản xuất trong một chu kỳ công nghệ duy nhất. Độ lớn của container của nó là một phần trăm picofrades. Tụ điện C.1 cửa hàng phí thông tin. Transitor. Vt.1 Thực hiện vai trò của một công tắc truyền một điện tích tụ vào xe buýt xả SHD. Khi đọc hoặc sạc một tụ điện ghi âm. Trong chế độ lưu trữ, khả năng của một đơn vị logic phải có mặt tại dòng địa chỉ, dưới tác động của bóng bán dẫn Vt.1 sẽ bị đóng ( U zi. Vt. 1? 0) và bình ngưng C.1 bị vô hiệu hóa từ xe buýt dữ liệu SHD.. Bật Condenser trong bus dữ liệu được thực hiện bằng 0 logic trên dòng. Đồng thời trên bóng bán dẫn Vt.1 điện áp được cho ăn U zi. Vt. 1 <0, что приводит к его открыванию.

Quả sung. 6.6. Sơ đồ mạch của RAM loại động với các phần tử ghi và bộ khuếch đại đọc.

Kể từ khi xe buýt dữ liệu SHD. Kết hợp tất cả các ô của bộ nhớ của cột này, nó được đặc trưng bởi một chiều dài lớn và container riêng của nó là điều cần thiết. Vì vậy, khi mở bóng bán dẫn Vt.1 Tiềm năng xe buýt dữ liệu thay đổi một chút. Đến tiềm năng thiết lập trên SHD. Chắc chắn xác định với mức điện áp của đơn vị 0 logic hoặc logic, bộ khuếch đại dựa trên bóng bán dẫn được sử dụng. Vt.2 và điện trở Ở r. Ngay trước khi đọc, dung lượng bus dữ liệu được sạc lại bằng cách kết nối nó với nguồn điện thông qua bóng bán dẫn. Vt.4. Điều này được thực hiện để khắc phục tiềm năng của bus dữ liệu. Khi đọc thông tin, phân phối lại phí của tụ điện và phí của bus dữ liệu, dẫn đến thông tin được lưu trữ trên bình ngưng TỪ1, sụp đổ. Do đó, trong chu trình đọc, cần phải khôi phục (tái sinh) của điện tích của tụ điện. Đối với những mục đích này, cũng như để ghi vào ô nhớ của các giá trị mới, các bóng bán dẫn được sử dụng. Vt.3 I. Vt.4, kết nối bus dữ liệu hoặc nguồn điện hoặc có khả năng phổ biến bằng không. Để ghi vào một ô nhớ đơn vị logic, bạn phải mở bóng bán dẫn VT4 với các giá trị bằng 0 của tín hiệu điều khiển "" và kết nối nguồn điện với bus dữ liệu. Để ghi lại một số 0 logic, bạn phải có khả năng bằng 0 ở đầu vào "" Mở bóng bán dẫn VT3. Việc cung cấp đồng thời các số 0 logic cho các đầu vào "" và "" không được phép, vì điều này sẽ gây ra một mạch cung cấp điện ngắn cho dây nối đất tổng thể.

Trong bộ lễ phục. 6.7 cho thấy một ví dụ về cấu trúc của chip RAM động với công suất 64 Kbit. Dữ liệu trong bộ nhớ microcircuit này được trình bày dưới dạng 64k bit riêng lẻ, tức là. Định dạng bộ nhớ 64K? 1. ENTER và đầu ra được thực hiện riêng, trong đó một cặp kết luận được cung cấp. Di. (Đăng nhập) và Làm (đầu ra). Để nhập địa chỉ có tám liên hệ. A.0 — A.7. ĐỊA CHỈ ĐẾN 64K MEMING CELLS ĐƯỢC CHIA SẺ BỞI ĐỊA CHỈ SIXTEEN-DOGIT. A. 0 — A. mười lăm . Và đầu tiên đến đầu vào A.0-A.7 Tám lần xả trẻ hơn được phục vụ NHƯNG 0 – NHƯNG 7 địa chỉ và sau đó - tám lần xả cao cấp NHƯNG 8 – NHƯNG mười lăm . Tám thanh xả địa chỉ cơ sở được ghi lại trong địa chỉ đăng ký của đường nạp tín hiệu (tín hiệu lấy mẫu dòng). Tám lần xả địa chỉ cao cấp được ghi lại trong địa chỉ đăng ký của cột nguồn cấp tín hiệu (tín hiệu lấy mẫu cột). Chế độ truyền mã địa chỉ này được gọi là thời gian ghép kênh. Multiplexing cho phép bạn giảm số lượng kết luận microcircuit. Các ô nhớ được đặt ở dạng ma trận 128 dòng và 512 cột. Bộ giải mã chuỗi được tạo bởi tín hiệu địa chỉ của các ô nhớ. tÔI.LINE, I.E. Chọn một trong 128 dòng. Cuộc gọi hàng gây ra sự kết nối của 512 ô bộ nhớ thông qua bus dữ liệu bit tương ứng SHD. Chuỗi này để đọc các bộ khuếch đại (một phần trên mỗi cột). Điều này sẽ tự động xảy ra việc sạc lại các tụ điện bộ nhớ của tất cả các ô của chuỗi đã chọn thành cấp độ ban đầu bằng cách chuyển tín hiệu chuỗi tín hiệu nâng cao. Quá trình này được gọi là tái sinh bộ nhớ. Bộ giải mã cột chọn một trong số 512 bộ khuếch đại đọc lên. Bit được chọn trong chế độ đọc được phát trên dòng Làm. Nếu đồng thời với tín hiệu ở tín hiệu đặt trước, tín hiệu ghi được áp dụng, thì bit từ lối vào Di. sẽ được ghi lại trong ô nhớ đã chọn, trong khi đầu ra Làm Chip vẫn ở trạng thái bị ngắt kết nối trong toàn bộ chu trình ghi.

Quả sung. 6.7. Cấu trúc của chip của RAM loại động.

Trong bộ lễ phục. 6.8 Các biểu đồ tạm thời giải thích hoạt động của RAM động. Ở chế độ đọc (Hình 6.8, nhưng ) Tám lần xả Junior được gửi đến các mục địa chỉ của chip NHƯNG 0 – NHƯNG 7 Địa chỉ, sau đó tín hiệu được tạo và chuỗi ma trận được chọn theo địa chỉ nhận được. Tất cả các ô nhớ của dòng đã chọn được tái tạo bởi phí tụ điện. Tiếp theo, nó được cung cấp cho các đầu vào địa chỉ của chip tám lần xả địa chỉ cao cấp, sau đó tín hiệu được sản xuất. Tín hiệu này chọn ô nhớ mong muốn từ chuỗi đã chọn và thông tin bit sau vào microcircuit. Làm. Ở chế độ Đọc, khoảng thời gian giữa nguồn cung cấp tín hiệu và sự xuất hiện của dữ liệu ở đầu ra Làm gọi là thời gian lấy mẫu t b..

Quả sung. 6.8. Sơ đồ hoạt động RAM loại động.

Trong chế độ ghi âm (Hình 6.8, b. ) Trong chu kỳ ghi âm t Tsz. Khoảng thời gian được thực hiện giữa giao diện tín hiệu và phần cuối của tín hiệu. Tại thời điểm tín hiệu xuất hiện, dữ liệu được ghi phải nhập vào lối vào Di.. Tín hiệu thường được tạo ra sớm hơn tín hiệu.

Đối với mỗi loại chip của RAM động trong sách tham khảo, có các thông số thời gian điều chỉnh thời lượng của các tín hiệu điều khiển được gửi đến microcircuit, cũng như thứ tự của chúng.

Phí của tụ điện của RAM động theo thời gian giảm do rò rỉ, do đó, để duy trì nội dung của bộ nhớ, quá trình tái tạo của từng ô bộ nhớ phải được thực hiện tại một thời điểm nhất định. Do đó, để ngăn chặn việc xả tụ lưu trữ, cần phải truy cập từng chuỗi ma trận vào một thời điểm nhất định. Với chế độ hoạt động của RAM thông thường, điều kiện này không được quan sát, vì sự hấp dẫn đối với một tế bào thường xảy ra và những tế bào khác rất hiếm. Do đó, một đơn vị đặc biệt là cần thiết để tái tạo bộ nhớ. Đơn vị này phải, trong trường hợp không có sự hấp dẫn đối với RAM ở bên cạnh các thiết bị bên ngoài, hình thức theo chu kỳ trên các đầu vào được nhắm mục tiêu. A.0-A.6 Giá trị của tất cả các địa chỉ có thể, đi kèm với mỗi trong số chúng bằng tín hiệu điều khiển, tức là. Khiếu nại theo chu kỳ tất cả 128 hàng Ma trận tế bào bộ nhớ. Tái sinh phải được thực hiện trong những khoảnh khắc của thời gian mà RAM được sử dụng bởi các thiết bị, đình chỉ sự tái tạo trong quá trình tái tạo sự tương tác của RAM với các thiết bị này, tức là. Bằng cách chuyển các thiết bị này sang chế độ chờ.

Nó theo sau từ trên, nó tuân theo rằng việc sử dụng RAM động đòi hỏi một mạch điều khiển khá khó khăn. Nếu chúng tôi xem xét rằng sự hấp dẫn đối với RAM trên một phần của các thiết bị mà nó hoạt động và việc điều trị sơ đồ tái sinh không phụ thuộc vào nhau, do đó, chúng có thể xảy ra cùng một lúc, sơ đồ là cần thiết để đảm bảo việc đặt hàng của những kháng cáo này. Đối với những mục đích này, có các đề án kiểm soát công việc của RAM động. Đây là những bộ điều khiển RAM động được gọi là được triển khai trên một tinh thể. Việc sử dụng của họ có thể đơn giản hóa đáng kể việc xây dựng bộ nhớ trên RAM động.

Người lãnh đạo trong việc sản xuất chip của RAM động là ngày nay Samsung. Container của một chip DRAM đạt 128 MB trở lên. Ngoài ra, công ty này cung cấp một số ý tưởng nâng cao để đảm bảo tốc độ lớn nhất. Ví dụ, các hoạt động đọc và viết được thực hiện hai lần trong một đồng hồ - ở các cạnh trước và sau của xung đồng hồ. Mitsubishi đã đề xuất một khái niệm nhúng trong chip bộ nhớ động của một lượng nhỏ một khối lượng nhỏ (DRAM được rút tiền mặt) trong đó dữ liệu được yêu cầu nhất được lưu trữ.

Không giống như SRAM, địa chỉ di động của DRAM được truyền đến chip trong hai bước - đầu tiên là địa chỉ của cột, sau đó là các chuỗi, làm giảm số lượng đầu cuối bus địa chỉ cũng là khoảng gấp đôi, giảm kích thước của trường hợp và địa điểm một con chip lớn hơn trên bo mạch chủ. Tất nhiên, điều này dẫn đến việc giảm tốc độ, vì phải mất gấp đôi so với việc chuyển địa chỉ. Để chỉ định phần nào của địa chỉ được truyền vào một điểm nhất định, phục vụ hai tín hiệu phụ trợ RAS \u200b\u200bvà CAS. Khi đề cập đến ô nhớ trên xe buýt địa chỉ, địa chỉ của dòng được đặt. Sau khi ổn định các quy trình trên xe buýt, tín hiệu RAS được cho ăn và địa chỉ được ghi vào sổ đăng ký bên trong của chip nhớ. Sau đó, địa chỉ của cột được hiển thị trên bus địa chỉ và tín hiệu CAS được phát hành. Tùy thuộc vào trạng thái Chúng tôi, dữ liệu được đọc từ ô hoặc viết chúng vào ô (trước khi ghi dữ liệu phải được đặt trên bus dữ liệu). Khoảng cách giữa cài đặt địa chỉ và phát hành tín hiệu RAS (hoặc CAS) được quy định bởi các đặc tính kỹ thuật của chip, nhưng thông thường địa chỉ được đặt trong một hệ thống bus và tín hiệu điều khiển như sau. Do đó, để đọc hoặc viết một ô của RAM động, cần năm đồng hồ, trong đó nó diễn ra: Phát hành địa chỉ của chuỗi, phát hành tín hiệu RAS, phát hành địa chỉ của địa chỉ cột, Việc phát hành tín hiệu CAS, thực hiện thao tác đọc / ghi (trong bộ nhớ tĩnh, thủ tục chỉ mất hai tối đa ba đồng hồ).

Quả sung. 5.10. Phân loại RAM động: và - MicroCircuits cho bộ nhớ cơ bản; b.- Chips cho bộ điều hợp video

Nó cũng nên được ghi nhớ về nhu cầu tái tạo dữ liệu. Nhưng cùng với việc xả tự nhiên của tụ điện, theo thời gian, mất phí cũng cung cấp dữ liệu đọc từ DRAM, vì vậy sau khi từng thao tác đọc, dữ liệu phải được khôi phục. Điều này đạt được bằng cách ghi lại lại cùng một dữ liệu ngay sau khi đọc. Khi đọc thông tin từ một ô thực sự được cung cấp dữ liệu cho toàn bộ dòng đã chọn, nhưng chỉ những dòng có trong cột quan tâm được sử dụng và tất cả những người khác bị bỏ qua. Do đó, hoạt động đọc từ một ô dẫn đến sự phá hủy dữ liệu của toàn bộ chuỗi và chúng cần phải được khôi phục. Tái tạo dữ liệu sau khi đọc được thực hiện tự động bởi logic giao diện của chip và nó ngay lập tức xảy ra sau khi đọc dòng. Bây giờ hãy xem xét các loại chip bộ nhớ động khác nhau, bắt đầu với hệ thống DRAM, nghĩa là microcircuits nhằm mục đích sử dụng làm bộ nhớ cơ bản. Ở giai đoạn đầu, đây là những chip bộ nhớ không đồng bộ, có tác phẩm không được gắn với các xung đồng hồ chặt chẽ của lốp hệ thống.

RAM năng động không đồng bộ.Các microcircuits của RAM động không đồng bộ được điều khiển bởi các tín hiệu RAS và CAS và nguyên tắc hoạt động của chúng không liên quan trực tiếp đến các xung đồng hồ lốp. Bộ nhớ không đồng bộ được đặc trưng bởi thời gian bổ sung dành cho sự tương tác của bộ nhớ microcircuits và bộ điều khiển. Do đó, trong sơ đồ không đồng bộ, tín hiệu RAS sẽ chỉ được hình thành sau khi nhận được xung Tacting trong bộ điều khiển và sẽ nhận thấy microcircuit bộ nhớ sau một thời gian. Sau đó, bộ nhớ sẽ cung cấp dữ liệu, nhưng bộ điều khiển sẽ chỉ có thể đọc chúng trên sự xuất hiện của xung Tacting tiếp theo, vì nó sẽ hoạt động đồng bộ với phần còn lại của các thiết bị VM. Do đó, có sự chậm trễ nhỏ trên chu trình đọc / ghi do chế độ chờ của bộ nhớ điều khiển và bộ điều khiển bộ nhớ.

Microcircuits DRAM.Trong các chip bộ nhớ động đầu tiên, cách dễ nhất để trao đổi dữ liệu đã được sử dụng, thường được gọi là truyền thống (thông thường). Anh ta cho phép đọc và ghi lại chuỗi bộ nhớ chỉ cho mỗi chiến thuật thứ năm (Hình 5.11, nhưng).Giai đoạn của một thủ tục như vậy đã được mô tả trước đây. DRAM truyền thống tương ứng với công thức 5-5-5-5. Các chip thuộc loại này có thể hoạt động ở tần số lên tới 40 MHz và do sự chậm chạp của chúng (thời gian truy cập là khoảng 120 không) là tormenid dài.

Fpmdram chip.Các chip RAM động thực hiện chế độ FPM cũng thuộc các loại DRAM sớm. Các thực thể của chế độ đã được hiển thị trước đó. Đề án đọc cho FPM DRAM (Hình 5.11, 6) Được mô tả bởi công thức 5-3-3-3 (chỉ có 14 đồng hồ). Việc áp dụng sơ đồ truy cập trang nhanh đã giảm thời gian truy cập lên 60 không, có tính đến khả năng hoạt động ở tần số lốp cao hơn, dẫn đến sự gia tăng hiệu suất bộ nhớ so với truyền thống.Dram là khoảng 70%. Loại chip này đã được sử dụng trong máy tính cá nhân khoảng 1994.

Chip dram edo.Giai đoạn tiếp theo trong sự phát triển của thép RAM động với chế độ truy cập Hyperish.(HRM, Chế độ trang siêu), được gọi là EDO (đầu ra dữ liệu mở rộng - thời gian giữ dữ liệu mở rộng). Tính năng chính của công nghệ được tăng lên so với FPM DRAM thời gian có sẵn dữ liệu ở đầu ra của microcircuit. Trong chip DRAM FPM, đầu ra vẫn còn hiệu lực với tín hiệu CAS hoạt động, đó là lý do tại sao ba đồng hồ cần thiết trong quyền truy cập thứ hai và tiếp theo vào chuỗi: CAS chuyển đổi đồng hồ thành trạng thái hoạt động, đồng hồ đọc dữ liệu và chiến thuật chuyển đổi CAS trong trạng thái không hoạt động . Trong EDO DRAM trên tín hiệu CAS hoạt động (rơi), dữ liệu được ghi nhớ trong thanh ghi nội bộ, nơi nó được lưu trữ trong một thời gian sau khi chuyển tín hiệu hoạt động tiếp theo. Điều này cho phép bạn sử dụng dữ liệu được lưu trữ khi CAS đã được dịch thành trạng thái không hoạt động (Hình 5.11, B). Nói cách khác, các tham số tạm thời được cải thiện bằng cách loại trừ các chu kỳ chờ đợi thời gian để ổn định dữ liệu ở đầu ra của chip.

Chương trình đọc DRAM EDO đã 5-2-2-2, nhanh hơn 20% so với FPM. Thời gian truy cập là khoảng 30-40 không. Cần lưu ý rằng tần số tối đa của lốp hệ thống cho chip DRAM EDO không được vượt quá 66 MHz.

Bedo DRAM Microcircuits.Công nghệ Edo đã được cải thiện bởi thông qua các công nghệ. Sửa đổi EDO mới được gọi là Bedo (Burst Edo - Batch Edo). Sự mới lạ của phương pháp là toàn bộ dòng chip được đọc lúc đầu, bao gồm các từ tuần tự của gói. Đồng hồ đo trong của microcircuit tự động theo dõi đồng hồ nội bộ của chip tự động màn hình. Điều này giúp loại bỏ sự cần thiết phải phát hành địa chỉ cho tất cả các ô gói, nhưng yêu cầu hỗ trợ từ logic bên ngoài. Phương pháp này cho phép giảm thời gian đọc các từ thứ hai và tiếp theo cho đồng hồ khác (Hình 5.11, d)do đó, công thức có được diện mạo 5-1-1-1.

Edram chip.Phiên bản FRAM nhanh hơn được phát triển bởi các hệ thống bộ nhớ nâng cao của Sư đoàn Ramtron. Công nghệ được triển khai trong các tùy chọn FPM, EDO và Bedo. Các chip có một lõi nhanh hơn và bộ đệm nội bộ. Sự hiện diện của cái sau là tính năng chính của công nghệ. Bộ nhớ tĩnh (SRAM) gồm 2048 bit với dung lượng 2048 bit hoạt động như bộ đệm. Kernel EDRAM có 2048 cột, mỗi cột được kết nối với bộ đệm bên trong. Khi truy cập bất kỳ ô nào đồng thời đọc toàn bộ dòng (2048 bit). Một danh sách một chuỗi được nhập vào SRAM và chuyển thông tin vào bộ nhớ cache thực tế không ảnh hưởng đến tốc độ, vì nó xảy ra trong một đồng hồ. Với việc hấp dẫn thêm về các ô liên quan đến cùng một chuỗi, dữ liệu được lấy từ bộ đệm nhanh hơn. Truy cập tiếp theo vào kernel xảy ra khi truy cập một ô không nằm trong hàng được lưu trong bộ đệm microcircuit.

Công nghệ này có hiệu quả nhất trong việc đọc Sô nối, nghĩa là, khi thời gian truy cập trung bình đối với chip đang tiếp cận các giá trị đặc trưng của bộ nhớ tĩnh (khoảng 10 Ns). Độ phức tạp chính không phù hợp với bộ điều khiển được sử dụng khi làm việc với các loại DRAM khác.

RAM động đồng bộ.Trong DRAM đồng bộ, việc trao đổi thông tin được đồng bộ hóa bởi các tín hiệu đồng hồ bên ngoài và xảy ra trong thời gian được xác định nghiêm ngặt trong thời gian, cho phép bạn lấy mọi thứ từ băng thông của xe buýt "bộ nhớ bộ xử lý" và tránh chu kỳ chờ đợi. Địa chỉ và quản lý thông tin được ghi lại trong bộ nhớ của bộ nhớ. Sau đó, phản ứng của microcircuit sẽ xảy ra thông qua một số xung đồng hồ được xác định rõ ràng, và lần này bộ xử lý có thể sử dụng cho các hành động khác không liên quan đến tham chiếu bộ nhớ. Trong trường hợp bộ nhớ động đồng bộ, thay vì thời lượng của chu trình truy cập, chúng đang nói về khoảng thời gian tối thiểu cho phép của tần số xung nhịp và nó đã về thời gian khoảng 8-10 không.

SDRAM Microcircuits.Viết tắt SDRAM (DRAM đồng bộ - DRAM đồng bộ) được sử dụng để chỉ định "microcircuits" bình thường "của RAM động đồng bộ. Sự khác biệt về hồng y của SDRAM từ RAM động không đồng bộ được thảo luận ở trên có thể giảm xuống còn bốn quy định:

 Phương thức truyền dữ liệu đồng bộ trên xe buýt;

 Cơ chế băng tải vận chuyển trọn gói;

 Áp dụng một số ngân hàng bộ nhớ trong một số (hai hoặc bốn);

 Chuyển một phần của các chức năng của logic bộ nhớ bộ nhớ.

Tính đồng bộ của bộ nhớ cho phép bộ điều khiển bộ nhớ "biết" những khoảnh khắc sẵn sàng dữ liệu, do đó chi phí của chu kỳ tìm kiếm và tìm kiếm dữ liệu bị giảm. Vì dữ liệu xuất hiện ở đầu ra IC đồng thời với các xung đồng hồ, sự tương tác của bộ nhớ với các thiết bị VM khác được đơn giản hóa.

Không giống như Bedo, Băng tải cho phép bạn truyền dữ liệu gói trên đồng hồ, nhờ RAM có thể hoạt động trơn tru ở tần số cao hơn so với RAM không đồng bộ. Những ưu điểm của đường ống đặc biệt tăng khi truyền các gói dài, nhưng không vượt quá chiều dài của dòng của microcircuit.

Một hiệu ứng đáng kể mang lại sự chia tách toàn bộ toàn bộ các ô trên các mảng nội bộ độc lập (ngân hàng). Điều này cho phép bạn kết hợp quyền truy cập vào ô của một ngân hàng với các chế phẩm cho hoạt động tiếp theo trong các ngân hàng khác (tải lại các mạch điều khiển và khôi phục thông tin). Khả năng tiếp tục mở cùng một lúc một số dòng bộ nhớ (từ các ngân hàng khác nhau) cũng giúp tăng tốc độ bộ nhớ. Với việc tiếp cận luân phiên vào các ngân hàng, tần suất kháng cáo đối với mỗi người trong số họ được giảm tỷ lệ thuận với số lượng ngân hàng và SDRAM có thể hoạt động ở tần số cao hơn. Nhờ đồng hồ đo địa chỉ SDRAM tích hợp, cũng như DRAM Bedo, cho phép bạn đọc và viết ở chế độ hàng loạt và trong SDRAM, độ dài gói thay đổi theo chế độ hàng loạt. Có thể đọc toàn bộ chuỗi bộ nhớ. IC có thể được đặc trưng bởi công thức 5-1-1-1. Mặc dù thực tế là công thức cho loại bộ nhớ động này giống như Bedo, khả năng hoạt động ở tần số cao hơn dẫn đến thực tế là SDRAM có hai ngân hàng với tần số đồng hồ 100 MHz về mặt hiệu suất gần gấp đôi ký ức của loại Bedo.

DDR SDRAM CHIP.Một bước quan trọng trong sự phát triển hơn nữa của công nghệ SDRAM là DDR SDRAM (Tốc độ dữ liệu kép SDRAM - SDRAM với tốc độ truyền dữ liệu kép). Ngược lại với SDRAM, một sự cố sửa đổi mới dữ liệu trong chế độ hàng loạt trên cả hai mặt trước của xung đồng bộ hóa, do băng thông tăng gấp đôi. Có một số thông số kỹ thuật DDR SDRAM, tùy thuộc vào tần số đồng hồ lốp hệ thống: DDR266, DDR333, DDR400, DDR533. Vì vậy, băng thông cực đại của thông số kỹ thuật DDR333 của chip bộ nhớ là 2,7 GB / S và đối với DDR400 - 3,2 GB / s. DDR SDRAM hiện là loại bộ nhớ động phổ biến nhất của VM cá nhân.

Chip rdram, drdram.Những cách rõ ràng nhất để tăng hiệu quả của bộ xử lý có bộ nhớ là tăng đồng hồ lốp hoặc chiều rộng mẫu (số lượng xả đồng thời được gửi). Thật không may, các nỗ lực để kết hợp cả hai tùy chọn dựa trên những khó khăn về kỹ thuật quan trọng (với tần suất tăng dần, các vấn đề về khả năng tương thích điện từ bị trầm trọng hơn, nó trở nên khó khăn hơn để đảm bảo đồng thời nhập học vào người tiêu dùng của tất cả song song với các bit thông tin đã gửi). Trong hầu hết các bộ phim đồng bộ (SDRAM, DDR), mẫu rộng (64 bit) được sử dụng với tần số lốp xe hạn chế.

Một cách tiếp cận tuyệt vời về cơ bản để xây dựng DRAM được đề xuất bởi Rambus vào năm 1997. Nó tập trung vào sự gia tăng tần số đồng hồ lên tới 400 MHz trong khi giảm chiều rộng của mẫu thành 16 bit. Bộ nhớ mới được gọi là RDRAM (RAM trực tiếp RAMBUS). Có một số giống công nghệ này: cơ sở, đồng thời và trực tiếp. Trong tất cả, đồng hồ được thực hiện trên cả mặt trước của tín hiệu đồng bộ (như trong DDR), do tần số kết quả là 500-600, 600-700 và 800 MHz, tương ứng. Hai tùy chọn đầu tiên gần như giống hệt nhau, nhưng những thay đổi trong công nghệ Rambus trực tiếp (DRDRAM) rất đáng kể.

Đầu tiên, chúng tôi sẽ tập trung vào các điểm chính của công nghệ RDRAM, chủ yếu tập trung vào một phiên bản hiện đại hơn - DRDRAM. Sự khác biệt chính từ các loại DRAM khác là hệ thống trao đổi dữ liệu gốc giữa kernel và bộ điều khiển bộ nhớ, dựa trên cái gọi là "kênh ramamus" bằng giao thức định hướng khối không đồng bộ. Ở mức logic, thông tin giữa bộ điều khiển và bộ nhớ được truyền bởi các gói.

Có ba loại gói: gói dữ liệu, gói hàng và gói cột. Hàng và cột phục vụ để truyền từ các điều khiển bộ nhớ điều khiển, tương ứng, các dòng và cột của các thành phần lưu trữ. Các lệnh này thay thế hệ thống điều khiển Microcham thông thường bằng các tín hiệu RAS, CAS, Chúng tôi và CS.

SLDRAM MicroCircuits.Đối thủ cạnh tranh của RDRAM tiềm năng đối với vai trò của tiêu chuẩn kiến \u200b\u200btrúc bộ nhớ cho VMS cá nhân trong tương lai là một loại RAM động mới, được phát triển bởi các nhà sản xuất Hiệp hội Synclink VM và được biết đến dưới tên viết tắt của SLDRAM. Không giống như RDRAM, công nghệ là tài sản của các công ty Rambus và Intel, tiêu chuẩn này được mở. Tại công nghệ cấp hệ thống rất giống nhau. Dữ liệu và lệnh từ bộ điều khiển bộ nhớ và quay lại SLDRAM được truyền bởi các gói 4 hoặc 8 bưu kiện. Các lệnh, địa chỉ và tín hiệu điều khiển được gửi qua một bus lệnh 10 bit đơn hướng. Đọc và ghi lại trong suốt dữ liệu trên một bus dữ liệu 18 bit hai chiều. Cả hai lốp xe đều hoạt động cùng tần số. Cho đến nay, tần số này bằng 200 MHz, nhờ vào Kỹ thuật DDR, tương đương với 400 MHz. Các thế hệ SLDRAM sau đây nên hoạt động ở mức 400 MHz trở lên, nghĩa là, cung cấp tần số hiệu quả hơn 800 MHz.

Để một bộ điều khiển, bạn có thể kết nối tối đa 8 chip bộ nhớ. Để tránh trì hoãn các tín hiệu từ microcircuits, bị xóa nhiều hơn khỏi bộ điều khiển, các đặc điểm tạm thời cho mỗi chip được xác định và nhập vào thanh ghi điều khiển của nó khi bật nguồn.

Esdram chip.Đây là phiên bản đồng bộ của edram, sử dụng cùng thời gian truy cập để giảm quyền truy cập. Bản ghi ghi trái ngược với việc đọc xảy ra trong một bộ đệm ẩn, điều này làm tăng hiệu suất của ESDRAM khi gia hạn đọc từ một chuỗi đã có trong bộ đệm. Do sự hiện diện của hai ngân hàng trong chip, thời gian chết do chuẩn bị cho các hoạt động đọc / ghi được giảm thiểu. Nhược điểm của các chip đang được xem xét giống như edram là biến chứng của bộ điều khiển, vì nó phải tính đến khả năng chuẩn bị đọc trong bộ đệm của hàng mới của hạt nhân. Ngoài ra, với một chuỗi các địa chỉ tùy ý, bộ nhớ cache được sử dụng không hiệu quả.

Microcirits cdroc.Loại RAM này được phát triển tại Mitsubishi Corporation, và nó có thể được xem là phiên bản ESDRAM sửa đổi miễn phí từ một số khiếm khuyết của nó. Thay đổi đã thay đổi dung lượng bộ đệm và nguyên tắc vị trí trong đó. Dung lượng của một khối được đặt trong bộ nhớ đệm được giảm xuống còn 128 bit, do đó, trong bộ đệm 16 kilobite, bạn có thể lưu trữ đồng thời các bản sao của 128 phần bộ nhớ, điều này có thể sử dụng bộ nhớ cache hiệu quả hơn. Thay thế vị trí đầu tiên được đặt trong bộ đệm chỉ bắt đầu sau khi lấp đầy khối cuối (128). Công cụ truy cập đã được thay đổi. Do đó, trong chip, lốp địa chỉ riêng cho bộ đệm tĩnh và kernel động được sử dụng. Truyền dữ liệu từ bộ nhớ động vào bộ nhớ bộ đệm được kết hợp với việc phát hành dữ liệu trên bus, do đó thường xuyên, nhưng các chuyển tiếp ngắn không làm giảm hiệu suất của IC khi đọc từ bộ nhớ của một lượng lớn thông tin và cân bằng với CDRAM , và khi đọc bằng các địa chỉ CDRAM có thể lựa chọn rõ ràng sẽ thắng. Tuy nhiên, cần phải lưu ý rằng các thay đổi trên đã dẫn đến biến chứng cao hơn của bộ điều khiển bộ nhớ.

RAM động

Microcircuit của PC RAM tốc độ cao, khác nhau

bằng cách mất nội dung của nó, nếu không đọc được 2 mili giây.

Chips được tổ chức dưới dạng ma trận vuông, giao điểm của mỗi cột và chuỗi chỉ định địa chỉ của các ô sơ cấp tương ứng. Địa chỉ địa chỉ đọc xảy ra khi xung chuỗi được đưa vào đầu vào ma trận và việc đọc địa chỉ cột là khi xung cột được áp dụng. Các địa chỉ của chuỗi và cột được truyền bằng bus địa chỉ MA đa kênh đặc biệt (địa chỉ ghép kênh). Bộ nhớ động được thực hiện trong các tùy chọn để đồng bộ và không đồng bộ. Trong trường hợp sau, hãy đặt địa chỉ, kiểm soát tín hiệu điều khiển và dữ liệu đọc / ghi

có thể được thực hiện trong những giây phút tùy ý của thời gian.

Các loại RAM động

FPU DRAH "RAM động với truy cập trang nhanh": dạng chính của bộ nhớ video giống hệt với các bảng hệ thống được sử dụng. Sử dụng quyền truy cập không đồng bộ (tùy ý) vào các ô lưu trữ trong đó các tín hiệu điều khiển được gắn chặt với tần số xung nhịp của hệ thống.

RAM EDO DRAH / RAH "Với thời gian khả dụng dữ liệu tăng": microcircuit bộ nhớ động, khác với RAM động thông thường. Hỗ trợ kỹ thuật của các hệ thống tự động để tăng khả năng công việc trong chế độ được gọi là trang (liên quan đến việc giảm số lượng đồng hồ khi lấy mẫu các từ liền kề của văn bản). Do đó, hiệu suất của máy tăng (khoảng 5%). Được sử dụng làm bộ nhớ chính của PC dựa trên bộ vi xử lý Pentium và Pentium Pro, cũng như trong các thẻ video ở tần số lốp 40-50 MHz. Băng thông tối đa khoảng 105 Mb / s.

DDR SDRAM "RAM động đồng bộ với tốc độ truyền dữ liệu kép" hoặc "Ram động đồng bộ mở rộng" khác với SDRAH ở đó đã thêm một bộ nhớ tĩnh nhỏ thực hiện các chức năng của bộ nhớ cache. Sử dụng bộ đệm bổ sung giúp giảm độ trễ thời gian và đạt được tần suất hoạt động cao nhất trong 200 MHz. Mục đích của bộ nhớ đệm như vậy để lưu trữ dữ liệu mà sự hấp dẫn thường xuyên xảy ra và giảm thiểu kháng cáo cho một bộ phim chậm hơn. Thông lượng và tốc độ hoạt động của sự kết hợp như vậy cũng tăng gấp đôi do thực tế là khi trao đổi dữ liệu giữa SRAM-Cache và thực tế, DRAM có thể là

sử dụng lốp xe rộng hơn so với giữa sram-cache và bộ điều khiển

DRAM. Loại bộ nhớ mới nổi này nhận được sự phổ biến lớn nhất trong việc sản xuất máy gia tốc đồ họa.

Bộ nhớ đệm đầy đủ của FB-DIMM cung cấp sự gia tăng hiệu suất của RAM thông qua việc sử dụng công nghệ truy cập hai kênh. Sự cần thiết của loại bộ nhớ này xảy ra liên quan đến việc giảm số lượng mô-đun có thể được đặt trên một bộ điều khiển cầu bắc vi xử lý.

VRAH "RAM Video" hoặc "Bộ nhớ video": Bộ nhớ hoạt động EMM tốc độ cao, là kết quả của sự phát triển của RAM động cho hệ thống con đồ họa của máy tính và các ứng dụng đa phương tiện của nó. Đôi khi nó còn được gọi là "DRAM đôi". Nó khác với các chương trình RAM động thông thường (DRAH) khả năng thực thi đồng thời các bản ghi và đọc dữ liệu do sự hiện diện của hai đầu vào (cổng) so với đáng kể (khoảng hai lần) làm tăng hiệu suất của hệ thống. Được sử dụng trong bộ điều hợp đồ họa. Các thông số của nó: Tần số truyền lốp 25-33 MHz, băng thông tối đa 120 MB / s. VRAM là một trong những loại bộ nhớ đắt nhất.

(Môn học)

Các ô lưu trữ loại động lưu trữ thông tin dưới dạng dung lượng phí. Hiện tại rò rỉ thay đổi nghịch đảo P-N của quá trình chuyển đổi không quá 10-10 A (0,1 n A.), Và container là 0,1.0,2 pf, do đó thời gian xả không đổi - hơn 1 ms. Do đó, mỗi 1..2 ms được yêu cầu để sản xuất nạp lại các yếu tố lưu trữ - sự tái tạo bộ nhớ động.

RAM động thường được sử dụng bởi cái gọi là. "Tái sinh chữ thường", trong đó trong một chu kỳ tất cả các phần tử nằm ở một hàng ma trận lưu trữ hình chữ nhật được tái sinh. Cần lưu ý rằng bất kỳ tham chiếu nào đến ô lưu trữ (ghi hoặc đọc) thực hiện sự tái tạo và tạo lại đồng thời tất cả các ô nằm trong cùng một hàng ổ đĩa.

Quả sung. 1. Quản lý tái sinh bộ nhớ động

Tuy nhiên, khi vận hành RAM ở MPS, nói chung, không thể cung cấp một sự đảm bảo rằng trong 2 ms sẽ có một sự hấp dẫn cho tất cả các hàng của ổ đĩa, bởi vì Luồng địa chỉ là ngẫu nhiên. Để đảm bảo an toàn thông tin được đảm bảo trong RAM động, với hoạt động của MPS, các chu trình tái tạo đặc biệt được giới thiệu - Truy cập vào RAM trên các địa chỉ nối tiếp của chuỗi.

Trong hầu hết các RAM động, địa chỉ của tế bào được đưa cho hai buổi tiếp tân: Đầu tiên - địa chỉ của dòng được ghi nhớ trong sổ đăng ký nội bộ của RAM, sau đó theo cùng một dòng - địa chỉ cột. Mỗi phần được truyền bằng các dòng ghép được kèm theo tín hiệu điều khiển tương ứng (RAS, CAS).

Để tái tạo ổ đĩa, nó chỉ đủ để lưu thông đến các dòng liên tiếp - mỗi chu kỳ lưu thông để tái sinh có thể chỉ bao gồm từ việc chuyển địa chỉ dòng. Do đó, đối với tổng độ tái sinh của dung lượng lưu trữ 16K (Ma trận 128 ´ 128) 128 đồng hồ là đủ. Ổ đĩa âm lượng lớn hơn được thực hiện trên các ma trận phi thương mại để giảm số lượng hàng và giảm thời gian tái sinh. Vì vậy, ổ đĩa 64K có Matrix 128 ´ 512.

Có một số cách để tổ chức sự tái sinh của RAM động trong MP.

Tái sinh "của Timer". Hẹn giờ tái sinh, cứ sau 2 ms tạo tín hiệu chặn lưu thông MP thành bộ nhớ và quy trình tái tạo bắt đầu. Mạch điều khiển tái sinh bao gồm bộ đếm địa chỉ tái tạo, kích hoạt tái tạo và địa chỉ bộ ghép kênh.

Nhược điểm của phương pháp tái sinh này là mất thời gian đáng kể thời gian tái sinh - lên đến nhiều phần trăm thời gian hoạt động của các nghị sĩ, và lần này có thể tăng với sự gia tăng số lượng bộ nhớ MPS. Do đó, việc sử dụng phương pháp tái tạo hẹn giờ làm giảm hiệu suất của các MP, vì Khi thực hiện tái sinh MP sống trong trạng thái chờ đợi.

Tái tạo trong suốt của người Viking. Ưu điểm chính của phương pháp tái sinh trong suốt là sự vắng mặt của thời gian chết của MP khi tái sinh RAM, vì những khoảnh khắc như vậy được chọn để tái tạo khi MP không chiếm một bus hệ thống. Một lần, đã bắt đầu tái sinh, nó không hoàn toàn được thực hiện đầy đủ. Chu kỳ tái sinh có thể xen kẽ với chu kỳ bộ xử lý, điều chính là quá trình tái sinh ổ đĩa đã kết thúc trong một thời gian không quá 2 ms. Nhiều MPS hình thành các tín hiệu đặc biệt đánh dấu Busbirth. Những tín hiệu này có thể được sử dụng để kiểm soát kích hoạt tái tạo. Nếu MP (ví dụ: I8080) không tạo tín hiệu tuyển dụng thân, thì tín hiệu như vậy có thể được hình thành bởi một sơ đồ bên ngoài đặc biệt.

Vì vậy, trong chu trình MP MP I8080, T4, T5 đồng hồ có thể xuất hiện, trong đó MP không chiếm một bus hệ thống. Những khoảnh khắc của thời gian này có thể được phân bổ bởi một kế hoạch đặc biệt và sử dụng để tái sinh.

Bộ vi xử lý Z80 có bộ đếm tái tạo tích hợp và cung cấp quy trình này độc lập với việc xử lý thông tin nội bộ trên tinh thể.

Trong hầu hết các MP, không có phương tiện tái tạo được cung cấp, kể từ đó Các MP cũng có thể có một bộ nhớ động. Tuy nhiên, thành phần của bộ dụng cụ vi xử lý tạo ra bộ điều khiển tái tạo đặc biệt bis. Ví dụ, hãy xem xét ngắn gọn cấu trúc và hoạt động của BIS K1818W03 - "Bộ điều khiển bộ nhớ động". Dưới đây là cấu trúc BIS 565RU5 (64k ´ 1), và trong hình.3, sơ đồ thời gian của công việc của nó.

Quả sung. 2. Cấu trúc của RAM động BIS

BIS Dynamic Zooms có khối lượng từ 16K ´ 1 (565R3) đến 1M ´ 1 (..Ru9), nhưng có cùng cấu trúc và dòng điều khiển (ngoại trừ số lượng mục tiêu).

Quả sung. 3. Sơ đồ tạm thời của RAM động BIS

Từ các bản vẽ, nó tuân theo địa chỉ của tế bào được cung cấp cho RAM tuần tự hai phần trên cùng các dòng kèm theo các tín hiệu RAS \\ Control (địa chỉ chuỗi) và CAS \\ (địa chỉ nhấp nháy của cột). Do đó, địa chỉ trên bus hệ thống có thể định dạng bởi MP phải được ghép kênh, được tạo đồng thời bởi các tín hiệu điều khiển RAS và CAS.

Pha lê RAM chỉ được chọn trong điều kiện RAS \u003d CAS \u003d 0, cho phép lựa chọn các khối theo hai tọa độ.

Bộ điều khiển bộ nhớ động (KDP) cung cấp ghép kênh của địa chỉ xe buýt hệ thống, việc sản xuất tín hiệu điều khiển CAS và RAS (để lựa chọn các mô-đun RAM), cũng như độ sáng nội bộ (theo bộ đếm thời gian) hoặc tái tạo bên ngoài (trong suốt).

Sơ đồ cấu trúc kiểm soát như sau:

· các sơ đồ đệm BUB.1,2,3 để kết nối bus hệ thống và xe buýt điều khiển;

· Đồng hồ đo địa chỉ tái sinh;

· bộ ghép kênh MUX1,2;

· mạch điều khiển có trình tạo đồng hồ, hẹn giờ và kích hoạt bộ phận tái tạo, trọng tài và sơ đồ logic l để tạo tín hiệu điều khiển.

CDP đảm bảo việc chuyển đổi tín hiệu xe buýt hệ thống MPS thành các tín hiệu điều khiển RAM động và nó có thể hoạt động trong hai chế độ: lần lượt là 16/64 (đối với 16k hoặc 64k). Trong chế độ "16", hai dòng địa chỉ cao cấp được sử dụng để tạo một trong các tín hiệu RAS \\, trong chế độ "64", KDP có thể điều khiển hai ngân hàng bằng 64k và tín hiệu RAS xuất hiện trên một trong các RAS0 hoặc RAS1 Đầu ra - Tùy thuộc vào trạng thái của dòng RAS3 / B0, trong chế độ "64" trở thành lối vào xác định số lượng ngân hàng RAM.

Tái sinh có thể được thực hiện trong hai chế độ - bên trong và bên ngoài. Nếu đầu vào khuếch đại vẫn không hoạt động 10..16 μs, thì yêu cầu về chu kỳ tái tạo từ bộ hẹn giờ nội bộ được hình thành và trong trường hợp xung đột, trọng tài sẽ thích chu kỳ bộ nhớ. Do đó, trong quá trình tái sinh hẹn giờ, lốp xe miễn phí được sử dụng. Với sự tái sinh bên ngoài, yêu cầu phải được hình thành ở đầu vào Khôi.

Tín hiệu PC là "Lựa chọn tinh thể được bảo vệ" khác với CS truyền thống trong đó nếu PC được hình thành, chu trình thu phóng không thể bị hủy.

Quả sung. bốn. . Bộ điều khiển RAM động

RD, WR - Yêu cầu đọc và ghi lại chu kỳ, tương ứng.

X0, X1 - Kết luận để kết nối bộ cộng hưởng thạch anh khi làm việc với trình tạo nội bộ. Khi làm việc với trình tạo bên ngoài, tiềm năng cao được cung cấp cho đầu vào X0 và \u200b\u200btần số CLK của trình tạo bên ngoài được cung cấp.

Bao tải tín hiệu đầu ra \\ được tạo bởi CDP ở đầu chu kỳ truy cập bộ nhớ. Nếu yêu cầu từ các tài khoản MP cho chu trình tái tạo, thì Sack \\ bị trì hoãn trước khi chu kỳ đọc / ghi bắt đầu.

Tín hiệu đầu ra XACK \\ (tính khả dụng dữ liệu của người dùng) được tạo ở cuối chu trình đọc / ghi.

SACK \\ và XACK \\ có thể được sử dụng để kiểm soát tiềm năng tại đầu vào bộ vi xử lý sẵn sàng.

Trong một số trường hợp đặc biệt khá hiếm, bạn có thể sử dụng phương pháp tái sinh "Đặt dữ liệu". Vì vậy, nếu, ví dụ, bộ nhớ hình ảnh bộ nhớ là một phần không thể thiếu của RAM đơn của MPS và MP thường xuyên thêm vào khu vực này để duy trì hình ảnh trên màn hình, nó đủ để sắp xếp khu vực của RAM của Màn hình hiển thị trong bộ nhớ MPS để nó "chồng chéo" tất cả các hàng ổ đĩa (đã đạt được lựa chọn địa chỉ tương ứng) để mỗi lần hấp dẫn đến khu vực RAM của màn hình, ngoài sự tái tạo hình ảnh, được tái tạo bởi tất cả Bộ nhớ MPS.

Bộ nhớ động trong máy tính toán lớn hơn nhiều so với tĩnh, vì đó là DRAM được sử dụng làm bộ nhớ chính của VM. Giống như SRAM, bộ nhớ động bao gồm kernel (mảng của ze) và logic giao diện (máy tính đệm, bộ khuếch đại đọc dữ liệu, sơ đồ tái tạo, v.v.). Mặc dù số lượng loại DRAM đã vượt quá hai chục, kernel được tổ chức gần như giống nhau. Sự khác biệt chính có liên quan đến logic giao diện và những khác biệt này cũng là do ứng dụng của microcircuit - ngoài bộ nhớ chính của VM, cụm bộ nhớ động được bao gồm, ví dụ, bộ điều hợp video. Việc phân loại Microcircuits bộ nhớ động được hiển thị trong hình. 72.

Để ước tính sự khác biệt giữa các loại DRAM, đầu tiên dừng ở thuật toán công việc với bộ nhớ động. Để làm điều này, chúng tôi sử dụng hình. 68.

Quả sung. 72. Phân loại RAM động: A) - MicroCircuits cho bộ nhớ cơ bản; b) - Chips cho bộ điều hợp video.

Bây giờ hãy xem xét các loại chip bộ nhớ động khác nhau, bắt đầu với hệ thống DRAM, nghĩa là microcircuits nhằm mục đích sử dụng làm bộ nhớ cơ bản. Ở giai đoạn đầu, đây là những chip bộ nhớ không đồng bộ, có tác phẩm không được gắn với các xung đồng hồ chặt chẽ của lốp hệ thống.

Microcircuits DRAM.Trong các chip bộ nhớ động đầu tiên, cách dễ nhất để trao đổi dữ liệu đã được sử dụng, thường được gọi là truyền thống (thông thường). Anh ta cho phép đọc và ghi lại chuỗi bộ nhớ chỉ cho mỗi chiến thuật thứ năm. . Giai đoạn của một thủ tục như vậy đã được mô tả trước đây. DRAM truyền thống tương ứng với công thức 5-5-5-5. Các chip thuộc loại này có thể hoạt động ở tần số lên tới 40 MHz và do sự chậm chạp của chúng (thời gian truy cập khoảng 120 Ns) dằn độ dài.

Fpmdram chip.Các chip RAM động thực hiện chế độ FPM cũng thuộc các loại DRAM sớm. Các thực thể của chế độ đã được hiển thị trước đó. Đề án đọc cho FPM DRAM được mô tả bởi Công thức 5-3-3-3 (chỉ có 14 đồng hồ). Việc sử dụng sơ đồ truy cập trang nhanh đã giảm thời gian truy cập lên tới 60 NS, trong đó, có tính đến khả năng hoạt động ở tần số lốp cao hơn, dẫn đến sự gia tăng hiệu suất bộ nhớ so với DRAM truyền thống khoảng 70%. Loại chip này đã được sử dụng trong máy tính cá nhân khoảng 1994.

Chip dram edo.Giai đoạn tiếp theo trong sự phát triển của thép RAM động với chế độ truy cập Hyperish.(HRM, Chế độ trang siêu), được gọi là EDO (đầu ra dữ liệu mở rộng - thời gian giữ dữ liệu mở rộng). Tính năng chính của công nghệ được tăng lên so với FPM DRAM thời gian có sẵn dữ liệu ở đầu ra của microcircuit. Trong chip DRAM FPM, đầu ra vẫn còn hiệu lực với tín hiệu CAS hoạt động, đó là lý do tại sao ba đồng hồ cần thiết trong quyền truy cập thứ hai và tiếp theo vào chuỗi: CAS chuyển đổi đồng hồ thành trạng thái hoạt động, đồng hồ đọc dữ liệu và chiến thuật chuyển đổi CAS trong trạng thái không hoạt động . Trong EDO DRAM trên tín hiệu CAS hoạt động (rơi), dữ liệu được ghi nhớ trong thanh ghi nội bộ, nơi nó được lưu trữ trong một thời gian sau khi chuyển tín hiệu hoạt động tiếp theo. Điều này cho phép bạn sử dụng dữ liệu được lưu trữ khi CAS đã được dịch sang trạng thái không hoạt động. Nói cách khác, các tham số tạm thời được cải thiện bằng cách loại trừ các chu kỳ chờ đợi thời gian để ổn định dữ liệu ở đầu ra của chip.

Chương trình đọc DRAM EDO đã 5-2-2-2, nhanh hơn 20% so với FPM. Thời gian truy cập là khoảng 30-40 ns. Cần lưu ý rằng tần số tối đa của lốp hệ thống cho chip DRAM EDO không được vượt quá 66 MHz.

Bedo DRAM Microcircuits.Công nghệ Edo đã được cải thiện bởi thông qua các công nghệ. Sửa đổi EDO mới được gọi là Bedo (Burst Edo - Batch Edo). Sự mới lạ của phương pháp là toàn bộ dòng chip được đọc lúc đầu, bao gồm các từ tuần tự của gói. Đồng hồ đo trong của microcircuit tự động theo dõi đồng hồ nội bộ của chip tự động màn hình. Điều này giúp loại bỏ sự cần thiết phải phát hành địa chỉ cho tất cả các ô gói, nhưng yêu cầu hỗ trợ từ logic bên ngoài. Phương pháp này cho phép giảm thời gian đọc các từ thứ hai và tiếp theo cho đồng hồ khác, nhờ đó công thức có được sự xuất hiện 5-1-1-1.

· Phương thức truyền dữ liệu đồng bộ trên xe buýt;

· Gói vận chuyển cơ chế băng tải;

· Ứng dụng của một số ngân hàng bộ nhớ trong một số (hai hoặc bốn);

· Truyền các phần của các hàm bộ nhớ của bộ nhớ bằng logic của chính chip.

Mảng SE được chia thành các ngân hàng. Số lượng tinh thể 64 Mbps của họ là 8 ngân hàng độc lập hoặc 16 ngân hàng kép. Trong ngân hàng kép, cặp ngân hàng sử dụng bộ khuếch đại đọc / ghi phổ biến. Cốt lõi bên trong của chip có bus dữ liệu 128 bit, cho phép mỗi cột địa chỉ truyền 16 byte. Khi ghi, bạn có thể sử dụng mặt nạ trong đó mỗi bit tương ứng với một byte gói. Sử dụng mặt nạ, bạn có thể chỉ định số lượng byte gói và cái nào phải được ghi trong bộ nhớ.

Các dòng dữ liệu, hàng và cột trong kênh hoàn toàn độc lập, do đó, các lệnh hàng, các lệnh cột và dữ liệu có thể được truyền đồng thời và đối với chip ngân hàng khác nhau. Các gói cột bao gồm hai trường và được truyền qua năm dòng. Trường đầu tiên đặt thao tác ghi hoặc đọc cơ bản. Trong trường thứ hai, nó là một dấu hiệu của việc sử dụng mặt nạ bản ghi (chính mặt nạ được truyền qua các dòng dữ liệu) hoặc mã hoạt động nâng cao xác định tùy chọn cho hoạt động chính. Các gói dòng được chia thành các gói kích hoạt, hủy, tái tạo và chuyển đổi các lệnh để tiêu thụ điện năng. Ba dòng được tô sáng để chuyển các gói hàng.

Hoạt động ghi âm có thể theo dõi ngay lập tức đọc - chỉ một sự chậm trễ trong thời gian truyền tín hiệu qua kênh là cần thiết (từ 2,5 đến 30 ns tùy thuộc vào độ dài của kênh). Để căn chỉnh sự chậm trễ trong việc truyền các bit riêng lẻ của mã được truyền, các ống dẫn trên bảng phải được đặt đúng song song, có cùng độ dài (độ dài của các dòng không được vượt quá 12 cm) và đáp ứng các yêu cầu nghiêm ngặt được xác định bởi nhà phát triển.

Mỗi mục trong kênh có thể được bảo vệ và thời gian trễ của gói dữ liệu đầu tiên là 50 ns và các thao tác đọc / ghi còn lại được thực hiện liên tục (chỉ được thực hiện khi thao tác được thay đổi từ chữ viết để đọc và ngược lại).

Trong các ấn phẩm hiện có, công việc của Intel và Rambus được đề cập trên phiên bản mới của RDRAM có tên NDRAM, sẽ hỗ trợ truyền dữ liệu với tần số lên tới 1600 MHz.

SLDRAM MicroCircuits.Đối thủ cạnh tranh của RDRAM tiềm năng đối với vai trò của tiêu chuẩn kiến \u200b\u200btrúc bộ nhớ cho VMS cá nhân trong tương lai là một loại RAM động mới, được phát triển bởi các nhà sản xuất Hiệp hội Synclink VM và được biết đến dưới tên viết tắt của SLDRAM. Không giống như RDRAM, công nghệ là tài sản của các công ty Rambus và Intel, tiêu chuẩn này được mở. Tại công nghệ cấp hệ thống rất giống nhau. Dữ liệu và lệnh từ bộ điều khiển bộ nhớ và quay lại SLDRAM được truyền bởi các gói 4 hoặc 8 bưu kiện. Các lệnh, địa chỉ và tín hiệu điều khiển được gửi qua một bus lệnh 10 bit đơn hướng. Dữ liệu đọc và ghi được truyền bằng bus dữ liệu 18 bit hai chiều. Cả hai lốp xe đều hoạt động cùng tần số. Cho đến nay, tần số này bằng 200 MHz, nhờ vào Kỹ thuật DDR, tương đương với 400 MHz. Các thế hệ SLDRAM sau đây nên hoạt động ở mức 400 MHz trở lên, nghĩa là, cung cấp tần số hiệu quả hơn 800 MHz.

Esdram chip.Đây là phiên bản đồng bộ của edram, sử dụng cùng thời gian truy cập để giảm quyền truy cập. Bản ghi ghi trái ngược với việc đọc xảy ra trong một bộ đệm ẩn, điều này làm tăng hiệu suất của ESDRAM khi gia hạn đọc từ một chuỗi đã có trong bộ đệm. Do sự hiện diện của hai ngân hàng trong chip, thời gian chết do chuẩn bị cho các hoạt động đọc / ghi được giảm thiểu. Nhược điểm trong các chip đang xem xét giống như edram là một biến chứng của bộ điều khiển, vì nó phải có khả năng chuẩn bị để đọc trong bộ nhớ cache của hàng mới của kernel. Ngoài ra, với một chuỗi các địa chỉ tùy ý, bộ nhớ cache được sử dụng không hiệu quả.

Kết thúc công việc -

Chủ đề này thuộc về phần:

Tổ chức ECM và hệ thống

Đại học Hàng không vũ trụ bang Siberia .. Tên Học viện M F Reshetnyeva .. Tổ chức EUM và hệ thống ..

Nếu bạn cần thêm tài liệu về chủ đề này, hoặc bạn không tìm thấy những gì họ đang tìm kiếm, chúng tôi khuyên bạn nên sử dụng tìm kiếm cho cơ sở làm việc của chúng tôi:

Những gì chúng ta sẽ làm với các tài liệu thu được:

Nếu tài liệu này hóa ra là hữu ích cho bạn, bạn có thể lưu nó vào trang mạng xã hội của mình:

Tất cả các chủ đề của phần này:

Các mức chi tiết của cấu trúc của máy tính toán
Máy tính toán như một đối tượng hoàn chỉnh là thành quả của những nỗ lực của các chuyên gia trong nhiều kiến \u200b\u200bthức của con người. Mỗi chuyên gia xem xét Ma tính toán

Sự phát triển của tự động hóa
Những nỗ lực để giảm bớt, và lý tưởng tự động hóa quá trình tính toán có lịch sử lâu dài hơn 5.000 năm. Với sự phát triển của khoa học và công nghệ, việc tự động hóa phương tiện tính toán liên tục

ZERO GENERATION (1492-1945)
Để hoàn thành hình ảnh, chúng tôi đề cập đến hai sự kiện xảy ra BC: Điểm đầu tiên - Bàn tính, được phát minh ở Babylon cổ trong 3000 năm trước Công nguyên. er, và tùy chọn "hiện đại hơn" của họ với

Thế hệ đầu tiên (1937-1953)
Một số phát triển đã tuyên bố một số phát triển cho lần đầu tiên trong lịch sử của máy tính điện tử. Họ đã sử dụng mạch dựa trên đèn chân không electron

Thế hệ thứ hai (1954-1962)
Thế hệ thứ hai được đặc trưng bởi một số thành tích trong cơ sở dữ liệu phần tử, cấu trúc và phần mềm. Người ta tin rằng lý do để phân bổ một thế hệ mới của VM Steel Techno

Thế hệ thứ ba (1963-1972)
Thế hệ thứ ba được đánh dấu bằng sự gia tăng mạnh mẽ về sức mạnh tính toán của VM, gây ra thành công lớn trong lĩnh vực kiến \u200b\u200btrúc, công nghệ và phần mềm. Mở

Thế hệ thứ tư (1972-1984)
Đếm ngược thế hệ thứ tư thường được thực hiện với sự chuyển đổi sang các chip tích hợp lớn (tích hợp quy mô lớn, LSI) và Superbral (tích hợp quy mô rất lớn, VLSI) và

Thế hệ thứ năm (1984-1990)
Lý do chính cho việc phân bổ các hệ thống máy tính của nửa sau của thập niên 80 thành một thế hệ độc lập là sự phát triển nhanh chóng của máy bay với hàng trăm bộ xử lý, đã trở thành một chuyển động

Khái niệm máy với lưu trữ trong chương trình bộ nhớ
Dựa trên mục đích của phần này, chúng tôi giới thiệu một định nghĩa mới về thuật ngữ "máy tính toán" như một tổng số phương tiện kỹ thuật để xử lý tự động đang rời rạc

Nguyên tắc mã hóa nhị phân
Theo nguyên tắc này, tất cả thông tin, cả dữ liệu và các lệnh được mã hóa theo số nhị phân 0 và 1. Mỗi loại thông tin được biểu thị bằng một chuỗi nhị phân và có

Nguyên tắc quản lý chương trình
Tất cả các tính toán được cung cấp bởi thuật toán giải quyết vấn đề phải được biểu diễn dưới dạng một chương trình bao gồm một chuỗi các từ điều khiển - các lệnh. Mỗi đội trước đó

Nguyên tắc đồng đều của bộ nhớ
Các lệnh và dữ liệu được lưu trữ trong cùng một bộ nhớ và bên ngoài trong bộ nhớ không thể phân biệt. Bạn chỉ có thể nhận ra bằng phương pháp sử dụng. Điều này cho phép bạn thực hiện các lệnh tương tự.

Kiến trúc nền Neumanov
Bài viết von Neumanna xác định các thiết bị cơ bản của VM, mà các nguyên tắc trên nên được thực hiện. Hầu hết các VM hiện đại trong cấu trúc của họ đều chịu trách nhiệm cho nguyên tắc của

Cấu trúc của máy tính toán
Hiện tại, hai cách xây dựng máy tính toán xấp xỉ cùng phân phối: với các kết nối trực tiếp và trên lốp xe. Đại diện tiêu biểu

Cấu trúc của hệ thống máy tính
Khái niệm về "Hệ thống điện toán" cho thấy sự hiện diện của nhiều bộ xử lý hoặc máy tính toán hoàn chỉnh, khi kết hợp một trong hai cách tiếp cận được sử dụng.

Các lĩnh vực quan điểm của nghiên cứu trong lĩnh vực kiến \u200b\u200btrúc
Các hướng dẫn chính của nghiên cứu trong lĩnh vực kiến \u200b\u200btrúc VM và Sun có thể được chia thành hai nhóm: tiến hóa và cách mạng. Nhóm đầu tiên nên bao gồm nghiên cứu.

Khái niệm về kiến \u200b\u200btrúc hệ thống đội
Hệ thống lệnh máy tính toán được gọi là danh sách đầy đủ các lệnh có thể thực hiện VM này. Đổi lại, dưới kiến \u200b\u200btrúc của hệ thống nhóm (ASC), chúng sẽ được xác định

Kiến trúc trạm
Ngăn xếp là bộ nhớ của bộ nhớ, trong tổ chức cấu trúc của nó, khác với bộ nhớ chính của VM. Các nguyên tắc của bộ nhớ ngăn xếp xây dựng được xem xét chi tiết sau này, ở đây chúng tôi chỉ độc thân những khía cạnh đó

Kiến trúc có thể sạc lại
Kiến trúc trên cơ sở pin trong lịch sử nảy sinh một trong những người đầu tiên. Trong đó, để lưu trữ một trong các toán hạng của hoạt động số học hoặc logic trong bộ xử lý có một thanh ghi chuyên dụng - pin

Đăng ký kiến \u200b\u200btrúc
Trong các máy thuộc loại này, bộ xử lý bao gồm một loạt các thanh ghi (tệp đăng ký) được gọi là thanh ghi mục đích chung (RON). Những đăng ký này, theo một số ý nghĩa, có thể được xem xét

Kiến trúc với quyền truy cập phân bổ vào bộ nhớ
Trong kiến \u200b\u200btrúc có quyền truy cập chuyên dụng vào bộ nhớ, truy cập vào bộ nhớ chính chỉ có thể với hai lệnh đặc biệt: tải và lưu trữ. Trong tiếng Anh sao chép kiến \u200b\u200btrúc này

Định dạng nhóm.
Lệnh điển hình, nói chung, nên chỉ ra: · Hoạt động được thực thi; · Địa chỉ dữ liệu nguồn (toán hạng) đối với hoạt động nào được thực hiện; · Địa chỉ

Đội dài
Đây là hoàn cảnh quan trọng nhất ảnh hưởng đến tổ chức và công suất của bộ nhớ, cấu trúc của lốp xe, độ phức tạp và tốc độ của CPU. Một mặt, thật tiện lợi khi có một bộ lệnh mạnh mẽ theo ý, đó là cách M

Việc xả phần địa chỉ
Phần địa chỉ của lệnh chứa thông tin về vị trí của dữ liệu nguồn và nơi duy trì kết quả của hoạt động. Thông thường vị trí của mỗi toán hạng và kết quả được đặt trong lệnh

Số địa chỉ trong nhóm
Để xác định số lượng địa chỉ có trong phần địa chỉ, chúng tôi sẽ sử dụng thuật ngữ được nhắm mục tiêu. Trong phiên bản "Tối đa", bạn phải chỉ định ba thành phần: địa chỉ của Opera đầu tiên

Địa chỉ và thời gian thực hiện chương trình
Thời gian thực hiện của một lệnh được tạo thành từ thời gian hoạt động và thời gian xử lý bộ nhớ. Đối với đội ba chấm, sau này được tóm tắt trong số bốn

Phương pháp giải quyết toán hạng
Câu hỏi về cách thức trong trường Địa chỉ của lệnh có thể là vị trí của toán hạng, được coi là một trong những trung tâm trong sự phát triển của kiến \u200b\u200btrúc VM. Về mặt giảm

Địa chỉ trực tiếp
Nếu bạn trực tiếp địa chỉ (n) trong trường địa chỉ, chính toán hạng được kết nối trực tiếp với lệnh (Hình 15) trực tiếp. Phương pháp này có thể được sử dụng khi thực hiện số học

Địa chỉ trực tiếp
Với địa chỉ trực tiếp hoặc tuyệt đối (PA), mã địa chỉ trực tiếp chỉ ra số di động bộ nhớ mà kháng cáo được thực hiện (Hình 22), nghĩa là mã địa chỉ trùng với điều hành

Địa chỉ gián tiếp.
Một trong những cách để khắc phục các vấn đề vốn có trong địa chỉ trực tiếp, có thể nhận được khi sử dụng trường địa chỉ giới hạn của lệnh cho biết địa chỉ ô, theo hàng đợi của riêng mình

Đăng ký địa chỉ
Đăng ký địa chỉ (RA) giống như địa chỉ trực tiếp. Sự khác biệt là trường địa chỉ lệnh cho biết không với ô nhớ, mà đến thanh ghi bộ xử lý (Hình 24). Kẻ ngốc

Đăng ký gián tiếp giải quyết
Địa chỉ đăng ký gián tiếp (Edge) là một địa chỉ gián tiếp, nơi địa chỉ điều hành của toán hạng không được lưu trong ô nhớ chính, nhưng trong thanh ghi bộ xử lý. Chính xác.

Địa chỉ dịch chuyển
Khi giải quyết với sự dịch chuyển, địa chỉ điều hành được hình thành là kết quả của việc tổng hợp nội dung của trường địa chỉ của lệnh với nội dung của một hoặc nhiều thanh ghi xử lý (Gạo

Địa chỉ tương đối
Với địa chỉ tương đối (OA), để lấy địa chỉ điều hành của toán hạng, nội dung của lệnh phụ của các lệnh AC được bao gồm các nội dung của bộ đếm lệnh (Hình 27). Như vậy

Địa chỉ đăng ký cơ bản
Trong trường hợp địa chỉ đăng ký cơ bản (SCONCE), đăng ký, được gọi là cơ bản, chứa địa chỉ đầy đủ chữ số và trường con của AC là một sự dịch chuyển so với địa chỉ này. Liên kết đến BA.

Địa chỉ chỉ mục
Với địa chỉ chỉ mục (IA), SFA là địa chỉ của ô nhớ và thanh ghi (được chỉ định rõ ràng hoặc ẩn) - phần bù liên quan đến địa chỉ này. Như bạn có thể thấy, phương pháp này

Địa chỉ patex.
Địa chỉ trang (một trăm) liên quan đến phân vùng của không gian địa chỉ trên trang. Trang được xác định bởi địa chỉ ban đầu của nó hoạt động như một cơ sở. Phần cao cấp của điều này

Đội xe đạp
Chương trình trong máy tính Namanovsk được triển khai bởi bộ xử lý trung tâm (CPU) bằng cách thực hiện nhất quán các trình tạo lệnh. Hành động cần thiết để lấy mẫu (

Các chỉ số chính của máy tính toán
Việc sử dụng một máy tính toán cụ thể có ý nghĩa nếu các chỉ số của nó tương ứng với các chỉ số được xác định bởi các yêu cầu để thực hiện các thuật toán đã chỉ định. Như dựa trên

Kiến trúc phần mềm I80x86.
Một trong những bộ xử lý đa năng phổ biến nhất tại thời điểm này là bộ xử lý có kiến \u200b\u200btrúc x86 (Intel IA-32). Gia đình của gia đình các bộ xử lý này là CPU I8086. Và

Mã phân khúc.
Trong phân khúc mã, các lệnh vi xử lý thường được ghi lại, được thực hiện liên tiếp bởi nhau. Để xác định địa chỉ của lệnh sau sau khi hoàn thành lần trước

Các biến trong chương trình
Trong tất cả các phân khúc khác, có một nơi để các biến được sử dụng trong chương trình. Tách các phân đoạn dữ liệu, phân đoạn ngăn xếp và phân đoạn dữ liệu bổ sung được liên kết với

Phân khúc stack.
Để lưu trữ các giá trị tạm thời mà nó không thực tế để phân bổ các biến, một vùng nhớ đặc biệt được dự định, được gọi là ngăn xếp. Để giải quyết một khu vực như vậy phục vụ

Microsrocessor i8086.
Từ quan điểm của lập trình viên, bộ vi xử lý được trình bày dưới dạng một tập hợp các thanh ghi. Sổ đăng ký được thiết kế để lưu trữ một số dữ liệu và do đó, theo một nghĩa nào đó, chúng là

Truy cập vào các ô nhớ
Như đã lưu ý, thành phần của bất kỳ hệ thống vi xử lý nào phải bao gồm bộ nhớ trong đó các chương trình được đặt và dữ liệu cần thiết cho công việc của họ. Vật lý và lo.

Đội vi xử lý
Chương trình hoạt động trong hệ thống vi xử lý cuối cùng là một tập hợp các byte được bộ vi xử lý cảm nhận là mã của lệnh này hoặc khác với tương ứng

Đội chính của các đội và mô tả ngắn gọn của họ
Để đơn giản hóa quy trình lập trình trong ngôn ngữ trình biên dịch chương trình, việc ghi âm mnemonic của các lệnh vi xử lý được sử dụng (thường ở dạng viết tắt của các từ tiếng Anh mô tả các hành động

Phương pháp địa chỉ trong Kiến trúc I80x86
Các phương thức địa chỉ được thảo luận ở trên có thể được áp dụng đầy đủ khi viết một chương trình trong ngôn ngữ trình biên dịch. Hãy xem xét các phương pháp thực hiện phương pháp được sử dụng thường xuyên nhất.

Giải quyết các tế bào nhớ
Ngoài các thanh ghi và hằng số trong các lệnh, bạn có thể sử dụng các ô nhớ. Đương nhiên, chúng có thể được sử dụng như một nguồn và như một máy thu dữ liệu. Chính xác hơn trong các lệnh được sử dụng

Địa chỉ trực tiếp
Với địa chỉ trực tiếp, lệnh cho biết phần bù tương ứng với phần đầu của vị trí trong bộ nhớ của toán hạng tương ứng. Theo mặc định, khi sử dụng phân đoạn chỉ thị mô tả đơn giản hóa

Địa chỉ gián tiếp.
Với một địa chỉ gián tiếp, sự dịch chuyển của toán hạng tương ứng trong phân khúc được chứa trong một trong các thanh ghi vi xử lý. Do đó, nội dung hiện tại của thanh ghi vi xử lý xác định

Địa chỉ gián tiếp.
Khi sử dụng địa chỉ gián tiếp, bạn có thể thêm một hằng số vào nội dung của thanh ghi. Trong trường hợp này, địa chỉ Executive được tính là tổng của nội dung của thanh ghi tương ứng và hằng số này

Địa chỉ cơ sở dữ liệu ứng dụng
Trong bộ vi xử lý I8086, cũng có thể sử dụng kết hợp địa chỉ chỉ mục gián tiếp và địa chỉ cơ sở dữ liệu. Địa chỉ điều hành của toán hạng được định nghĩa là tổng của ba thành phần - nội dung của d

Phòng thí nghiệm làm việc. Kiến trúc phần mềm bộ xử lý I8086
Trong ngôn ngữ trình biên dịch lắp ráp I8086 sử dụng bất kỳ gói nào thuận tiện (đề xuất TASM), thực hiện các nhiệm vụ sau: 1. Chức năng trục xã

Cấu trúc của mối quan hệ của máy tính toán
Sự kết hợp giữa các đường dẫn kết hợp các thiết bị cơ bản của VM (bộ xử lý trung tâm, bộ nhớ và các mô-đun I / O) tạo thành cấu trúc của mối quan hệ của máy tính toán.

Các loại lốp xe
Một tiêu chí quan trọng xác định các đặc điểm của lốp xe có thể phục vụ như mục đích của nó. Bằng tiêu chí này, bạn có thể phân bổ: · Lốp xe "Bộ nhớ-Memory"; · Lốp đầu vào

Lốp hệ thống
Để giảm chi phí, một số máy ảo có một bus chung cho các thiết bị bộ nhớ và đầu vào / đầu ra. Một lốp xe như vậy thường được gọi là hệ thống. Hệ thống xe buýt phục vụ cho thể chất và logic

Máy tính toán với một lốp xe
Trong cấu trúc của các kết nối với một xe buýt, có một bus hệ thống đảm bảo trao đổi thông tin giữa bộ xử lý và bộ nhớ, cũng như giữa UVV trên một tay và bộ xử lý l

Máy tính toán với hai loại lốp xe
Mặc dù bộ điều khiển của thiết bị I / O (UVV) có thể được kết nối trực tiếp với bus hệ thống, hiệu ứng lớn hơn sẽ đạt được bằng cách sử dụng một hoặc nhiều lốp đầu vào / đầu ra

Máy tính toán với ba loại lốp xe
Để kết nối các thiết bị ngoại vi tốc độ cao với hệ thống lốp, có thể thêm xe buýt mở rộng tốc độ cao.

Khía cạnh cơ khí
Lốp chính kết hợp các thiết bị máy tính toán thường được đặt trên cái gọi là hỗ trợ hoặc bo mạch chủ. Mẫu lốp mỏng đồng song song

Khía cạnh điện
Tất cả các thiết bị sử dụng lốp đều được kết nối bằng điện với các đường tín hiệu của nó, là dây dẫn điện. Thay đổi mức điện áp trên các đường tín hiệu, ve

Phân phối dòng lốp
Bất kỳ giao dịch nào trên lốp xe bắt đầu bằng thạc sĩ địa chỉ. Địa chỉ cho phép bạn chọn một thiết bị nô lệ và thiết lập kết nối giữa nó và chủ. D.

Dòng chuyên dụng và đa kênh
Trong một số VM, địa chỉ và các dòng dữ liệu được kết hợp thành một địa chỉ / bus dữ liệu được ghép kênh duy nhất. Một lốp xe như vậy đang hoạt động trong chế độ tách thời gian, vì chu kỳ xe buýt được chia thành

Đề án ưu tiên.
Mỗi chủ sở hữu tiềm năng được chỉ định một mức độ ưu tiên nhất định, có thể không thay đổi (ưu tiên tĩnh hoặc cố định) hoặc thay đổi theo

Đề án trọng tài
Yêu cầu trọng tài để kiểm soát xe buýt có thể được tổ chức bởi một kế hoạch tập trung hoặc phi tập trung. Sự lựa chọn của một sơ đồ cụ thể phụ thuộc vào yêu cầu thực hiện và

Giao diện PCI.
Vị trí chiếm ưu thế trong thị trường PC là đủ trong một thời gian dài bị chiếm bởi bus PCI (kết nối thành phần ngoại vi - sự tương tác của các thành phần ngoại vi). Ở ngoài

Cảng AGP
Với sự giới thiệu rộng rãi về công nghệ đa phương tiện băng thông bus PCI, nó không đủ cho công việc sản xuất của thẻ video. Không thay đổi tiêu chuẩn hiện tại trên lốp xe

PCI Express.
Giao diện PCI Express (tên ban đầu - 3GIO) sử dụng khái niệm về PCI, nhưng việc thực hiện vật lý của họ về cơ bản là khác nhau. Ở cấp độ vật lý PCI Express đại diện

Nội địa hóa dữ liệu
Theo nội địa hóa dữ liệu, chúng tôi sẽ hiểu khả năng liên hệ với một trong những WU, cũng như giải quyết dữ liệu trên đó. Địa chỉ của Al thường được chứa trong phần địa chỉ của lệnh / đầu ra đầu vào

Quản lý và đồng bộ hóa
Chức năng Điều khiển và Đồng bộ hóa là MVW sẽ phối hợp chuyển động dữ liệu giữa các nguồn lực bên trong của VM và các thiết bị bên ngoài. Khi phát triển hệ thống

Trao đổi thông tin
Chức năng chính của MVV là để đảm bảo trao đổi thông tin. Từ giao diện "lớn" là một trao đổi CPU và từ phía giao diện "nhỏ" - trao đổi với WU. Trong một kế hoạch như vậy

Ngắt và ngoại lệ trong Kiến trúc IA-32
Ngắt và ngoại lệ là các sự kiện cho biết sự xuất hiện của hệ thống hoặc tại thời điểm này tại thời điểm này nhiệm vụ của một số điều kiện nhất định yêu cầu can thiệp bộ xử lý

Bộ điều khiển ngắt lập trình nâng cao (APIC)
Bộ vi xử lý IA-32, bắt đầu với mô hình Pentium, chứa bộ điều khiển ngắt lập trình tiên tiến tích hợp (APIC). APIC tích hợp được thiết kế để đăng ký

Băng tải tính toán
Cải thiện cơ sở yếu tố không còn dẫn đến sự gia tăng cơ bản về năng suất của VM. Hứa hẹn hơn về vấn đề này, các kỹ thuật kiến \u200b\u200btrúc được trình bày, trong đó

Băng tải tuyến tính đồng bộ
Hiệu quả của băng tải đồng bộ chủ yếu phụ thuộc vào lựa chọn đúng thời gian của thời gian đồng hồ của TC. TC cho phép tối thiểu có thể được định nghĩa là

Hiệu quả số liệu của băng tải
Để mô tả hiệu quả đạt được bằng cách điều trị tính toán, ba số liệu thường được sử dụng: tăng tốc, hiệu quả và hiệu suất. Dưới Accelerator.

Băng tải phi tuyến
Băng tải không phải lúc nào cũng là một chuỗi tuyến tính của giai đoạn. Trong một số tình huống, hóa ra là có lợi khi các khối chức năng được kết nối giữa bản thân trong một cách nhất quán, nhưng theo

Đội băng tải
Ý tưởng của nhóm băng tải được đề xuất vào năm 1956 bởi Học viện S. A. Lebedev. Như đã biết, chu kỳ lệnh là một chuỗi các giai đoạn. Thực hiện việc thực hiện từng

Xung đột trong các đội băng tải
Số 14 thu được trong ví dụ chỉ đặc trưng cho hiệu suất tiềm năng của băng tải của các đội, trong thực tế, do băng tải xung đột, đạt được một chuyên gia như vậy

Phương pháp giải quyết vấn đề chuyển đổi có điều kiện
Mặc dù tầm quan trọng của khía cạnh tính toán địa chỉ điều hành của điểm chuyển tiếp, những nỗ lực chính của các nhà thiết kế VM nhằm mục đích giải quyết vấn đề chuyển đổi có điều kiện, kể từ tên

Dự đoán về sự chuyển tiếp
Dự đoán chuyển tiếp hiện được coi là một trong những cách hiệu quả nhất để chiến đấu xung đột quản lý. Ý tưởng là trước thời điểm này

Dự đoán tĩnh về sự chuyển tiếp
Dự đoán chuyển tiếp tĩnh được thực hiện trên cơ sở một thông tin tiên nghiệm nhất định trong chương trình sẽ được thực hiện. Dự đoán được thực hiện tại giai đoạn tổng hợp của chương trình và

Dự đoán chuyển đổi động
Trong các chiến lược động, quyết định về kết quả có khả năng nhất của nhóm UE được thực hiện trong quá trình tính toán dựa trên thông tin về các chuyển tiếp trước (lịch sử chuyển đổi), thu thập

Bộ xử lý siêu băng tải
Hiệu suất băng tải là trực tiếp tùy thuộc vào tần số trên đầu vào của nó là các đối tượng xử lý. Cung cấp n-nhiều sự gia tăng tốc độ của công việc của băng tải có thể

Kiến trúc với bộ lệnh đầy đủ và viết tắt
Công nghệ lập trình hiện đại tập trung vào các ngôn ngữ cấp cao (Java), nhiệm vụ chính là tạo điều kiện thuận lợi cho quá trình viết chương trình. Hơn 90% tổng số chương trình

Các tính năng cơ bản của kiến \u200b\u200btrúc RISC
Những nỗ lực chính trong kiến \u200b\u200btrúc RISC nhằm mục đích xây dựng băng tải hiệu quả nhất của các lệnh, nghĩa là, nơi tất cả các lệnh bị xóa khỏi bộ nhớ và nhập CPU để đến nơi

Ưu điểm và bất lợi của RISC
So sánh các lợi thế và bất lợi của CISC và RISC, không thể thực hiện một kết luận rõ ràng về lợi thế không thể chối cãi của một kiến \u200b\u200btrúc đối với người kia. Đối với các khu vực riêng lẻ của việc sử dụng VM L

Bộ xử lý Supercalar
Vì các khả năng cải thiện cơ sở nguyên tố đã cạn kiệt thực tế, việc tăng thêm năng suất của VM nằm trong mặt phẳng của các giải pháp kiến \u200b\u200btrúc. Như đã có O.

Phòng thí nghiệm làm việc. Thiết bị điều hành VM.
Quầy. Đối với đồng hồ được gọi là thiết bị, tín hiệu ở đầu ra hiển thị số lượng xung được nhận bởi đầu vào đếm. Kích hoạt JK có thể phục vụ như một ví dụ

Đặc điểm của hệ thống bộ nhớ
Danh sách các đặc điểm chính phải được xem xét, xem xét một loại bộ nhớ cụ thể, bao gồm: · Địa điểm; · Sức chứa; · Đơn vị

Hệ thống phân cấp các thiết bị lưu trữ
Bộ nhớ thường được gọi là "tắc nghẽn" của Nimanov VM do độ trễ nghiêm trọng của nó khi tăng tốc từ bộ xử lý và khoảng cách này đang tăng đều đặn. Vì thế nếu

Bộ nhớ chính
Bộ nhớ chính (OP) là hình thức bộ nhớ duy nhất mà CPU có thể liên hệ trực tiếp (ngoại lệ chỉ là các thanh ghi của bộ xử lý trung tâm). Thông tin lưu trữ

Chặn tổ chức bộ nhớ chính
Dung lượng của bộ nhớ chính của VM hiện đại quá lớn để có thể được triển khai trên cơ sở chip tích phân (IC). Sự cần thiết phải kết hợp một số lượt

Tổ chức bộ nhớ microcircuits
Microcircuits tích hợp (IC) bộ nhớ được sắp xếp dưới dạng các ô của các ô, mỗi ô, tùy thuộc vào việc xả IC, bao gồm một hoặc nhiều yếu tố lưu trữ (Zee)

Thiết bị lưu trữ đồng bộ và không đồng bộ
Là một tiêu chí đầu tiên mà bạn có thể phân loại các thiết bị lưu trữ của bộ nhớ chính, hãy xem xét phương thức đồng bộ hóa. Từ những vị trí này, các loại chương nổi tiếng

Thiết bị lưu trữ hoạt động
Hầu hết các microcircuis RAM hiện đang được sử dụng đều không thể duy trì dữ liệu mà không cần nguồn năng lượng bên ngoài, nghĩa là phụ thuộc vào năng lượng (VO

RAM tĩnh và động
Trong RAM tĩnh, phần tử lưu trữ có thể lưu trữ thông tin được ghi lại dài một cách vô thời hạn (nếu có điện áp cung cấp). Phần tử chuỗi động

Thiết bị lưu trữ hoạt động tĩnh
Nhớ lại rằng vai trò của phần tử lưu trữ trong RAM tĩnh được thực hiện bởi một kích hoạt. RAM tĩnh tại thời điểm này - phong cách nhanh nhất, sự thật và đắt nhất hoạt động

Phòng thí nghiệm làm việc. Công việc nâng cao với quản lý bộ nhớ trong chương trình
Thực hiện các chương trình sau trong ngôn ngữ ESSEMBERS LUẬT SỬ DỤNG LIÊN KẾT bằng cách sử dụng các lệnh Call and Ret Control: 1. Xác định vết cắt

Đĩa từ
Thông tin trong bộ nhớ trên các đĩa từ (MD) được lưu trữ trên các tấm kim loại hoặc nhựa phẳng (đĩa) được phủ bằng vật liệu từ tính. Dữ liệu được viết và đọc với d

Tổ chức dữ liệu và định dạng
Dữ liệu trên đĩa được sắp xếp theo dạng một tập hợp các vòng tròn đồng tâm, được gọi là các bản nhạc (Hình 72). Mỗi người trong số họ có cùng chiều rộng với cái đầu. Các bản nhạc lân cận được phân tách bằng các khoảng trống. Ở ngoài

Thiết bị nội bộ của hệ thống đĩa
Trong bộ nhớ với đầu cố định, bạn có một đầu đọc / ghi cho mỗi bản nhạc. Các đầu được gắn trên cần gạt vào tất cả các đường dẫn đĩa. Trong đĩa

Giảm khái niệm mảng
Đĩa từ tính, là cơ sở của bộ nhớ ngoài của bất kỳ VM nào, đồng thời vẫn là một trong những "tắc nghẽn" do chi phí tương đối cao, hiệu suất không đủ và op

Tăng hiệu suất hệ thống con đĩa
Cải thiện hiệu suất của hệ thống con đĩa trong RAID đạt được bằng cách tiếp nhận, được gọi là Gói hoặc Tách (Dải). Nó dựa trên phân vùng dữ liệu và di

Cải thiện khả năng chịu lỗi của hệ thống con đĩa
Một trong những mục tiêu của khái niệm RAID là khả năng phát hiện và sửa lỗi phát sinh từ các lỗi đĩa hoặc do kết quả của sự thất bại. Điều này đạt được do đĩa thừa

RAID cấp 0.
RAID cấp 0, nói đúng, không phải là thành viên đầy đủ của gia đình RAID, vì chương trình này không chứa dự phòng và nhằm mục đích cải thiện năng suất ở Mỹ

RAID cấp 1.
Dự phòng RAID 1 đạt được bằng cách sao chép dữ liệu. Về nguyên tắc, dữ liệu ban đầu và các bản sao của chúng có thể được đặt trên mảng đĩa một cách tùy tiện, điều chính là chúng tìm thấy

RAID cấp 2.
Trong các hệ thống RAID 2, kỹ thuật truy cập song song được sử dụng, trong đó tất cả các đĩa có liên quan đến từng yêu cầu chất lượng cùng một lúc. Thông thường trục chính của tất cả các đĩa đồng bộ hóa

RAID cấp 3.
RAID 3 được tổ chức tương tự như RAID2. Sự khác biệt là RAID 3 chỉ yêu cầu một đĩa chẵn lẻ, bất kể một mảng đĩa (p

RAID cấp 4.
Bằng ý tưởng và công nghệ của nó để tạo thành thông tin RAID 4 dự phòng, RAID 3 giống hệt nhau, chỉ có kích thước của các dải trong RAID 4 lớn hơn nhiều (thường là một hoặc hai khối vật lý trên đĩa). G.

RAID cấp 5.
RAID 5 có cấu trúc giống như RAID 4. Sự khác biệt là RAID 5 không chứa một đĩa riêng để lưu trữ dải chẵn lẻ và phân phối chúng trên tất cả các đĩa. Điển hình

RAID cấp 6.
RAID 6 rất giống với RAID 5. Dữ liệu cũng được chia thành các khối có kích thước trong khối và được phân phối trên tất cả các đĩa của mảng. Tương tự, dải chẵn lẻ được phân phối trên các đĩa khác nhau.

RAID cấp 7.
Đề án RAID 7, tập đoàn máy tính lưu trữ được cấp bằng sáng chế, kết hợp một loạt các đĩa làm việc và bộ nhớ cache không đồng bộ, được quản lý bởi một hệ điều hành tích hợp troller

RAID cấp 10.
Đề án này trùng với RAID 0, nhưng trái ngược với nó vai trò của các đĩa riêng lẻ được thực hiện bởi các mảng đĩa, được xây dựng theo sơ đồ RAID 1 (Hình 83). Như vậy, trong RAID 10

Các tính năng của việc thực hiện các hệ thống RAID
Mảng RAID có thể được triển khai phần mềm, phần cứng hoặc là sự kết hợp của phần mềm và phần cứng. Triển khai chương trình sử dụng đĩa con thông thường

Bộ nhớ quang
Vào năm 1983, hệ thống âm thanh kỹ thuật số đầu tiên dựa trên CD (đĩa CD - compact) đã được trình bày. CD - Đây là đĩa một mặt có khả năng giữ hơn 60 phút

Mức độ song song
Phương pháp và phương tiện thực hiện song song phụ thuộc vào mức độ nào cần được cung cấp. Thông thường phân biệt các mức song song sau đây: · Mức độ nhiệm vụ. Một số

Song song chủ nghĩa của cấp chương trình
Về song song ở cấp độ chương trình, nó có ý nghĩa để nói trong hai trường hợp. Thứ nhất, khi các phần độc lập có thể được phân bổ trong chương trình, được phép thực hiện song song

Song song chủ nghĩa của cấp độ của lệnh
Tính song song ở cấp độ lệnh diễn ra khi xử lý một số lệnh hoặc thực hiện các giai đoạn khác nhau của cùng một lệnh có thể trùng lặp trong thời gian. Các nhà phát triển được tính toán

Hồ sơ chương trình song song
Số lượng bộ xử lý của hệ thống đa bộ xử lý song song với chương trình mỗi lần T được xác định bởi khái niệm song song D (t) (

Xem xét việc thực hiện song song chương trình với các đặc điểm sau: · O (P) - Tổng số hoạt động (các lệnh) được thực hiện trên hệ thống xử lý P;

Luật Amdala.
Mua để giải quyết hệ thống điện toán song song tác vụ của mình, người dùng tính toán tăng đáng kể tốc độ tính toán do phân phối tính toán

Luật gustafon.
Tỷ lệ lạc quan nổi tiếng trong đánh giá do pháp luật Amdal đưa ra được thực hiện bởi nghiên cứu do John Gustafson thực hiện từ nghiên cứu của NASA Ames. Giải quyết trên hệ thống tính toán

Sự kết hợp của bộ nhớ cache trong các hệ thống SMP
Yêu cầu đối với bộ xử lý hiện đại đối với băng thông bộ nhớ có thể giảm đáng kể bằng cách áp dụng bộ nhớ cache đa cấp lớn. Sau đó nếu những yêu cầu này

Sự kết hợp của bộ nhớ cache trong các hệ thống MPP
Có hai cách khác nhau để xây dựng các hệ thống bộ nhớ phân tán quy mô lớn. Cách đơn giản nhất là loại bỏ các cơ chế phần cứng, cung cấp

Tổ chức các ngắt trong hệ thống đa bộ xử lý
Hãy xem xét việc thực hiện các ngắt trong các hệ thống đa bộ xử lý đối xứng đơn giản nhất sử dụng một số bộ xử lý kết hợp với lốp xe phổ biến. Mỗi bộ xử lý

Phần kết luận
Bảo hiểm Tất cả các khía cạnh của cấu trúc và tổ chức máy tính trong một phiên bản (và trong một khóa học) là không thể. Kiến thức trong lĩnh vực này của con người

Danh sách thư mục
1. Aven, O. I. Đánh giá chất lượng và tối ưu hóa hệ thống tính toán / O.I. Aven, N. Ya. Torino, A. Ya. Kogan. - M .: Khoa học, 1982. - 464 p. 2. VOEEVODIN, V. V. ĐĂNG KÝ PARALLEL